原创; 先进半导体工艺制造问题与介绍

鄙人是半导体业内研究人员，中文媒体圈中，无论墙内墙外对sub-14 nm的半导体制造存在颇多误解。正好今晚休息在家翻到ASML去年年底的技术报告。想以此为基础对半导体领域中的概念做一个大致介绍。尽量不用任何数学公式。

1.半导体厂商分类
半导体大厂可分为三类：fabless,foundry, 和两者综合体IDM。fabless是只设计芯片但不做半导体制造的。比如高通，华为海思都是这一类。foundry是专精于制造的，比如TSMC。第三种目前只有Intel与三星。曾经的AMD也是综合体，10年左右把fab部分卖给了海湾土豪成立了globalfoundry。目前AMD只做设计了。
看似专精设计或者制造好像能集中技术资源进行研发，但在22 nm以下，设计与制造已经密不可分了。IC设计再也不能天马行空的乱搭逻辑门，必须按照制造的规则进行设计。这也是Intel与三星的优势之所在，为什么会这样，我会做解释。

2.node CD与half-pitch CD
CD=critical dimension
half-pitch CD 简写为HP CD，是专用于光刻领域描述光刻分辨度的技术指标。比如说前一代193i光刻机， HP CD极限值等于38 nm.现在的EUV NXE 3400B可以做到极限13nm.
node CD则完全不同于 HP CD。是一个半导体器件的概念，网上各路媒体所说的技术节点便是这个node CD。
一般而言 node CD约等于1/2 *HP CD。
而在实际制造中，不可能用HP CD极限值来制造，会放宽很多。

3. double patterning的引入
11年 Intel首先将Finfet技术引入22 nm节点。22nm要求 44nm的光刻HP CD。但这在实际工艺中很难实现，太接近38nm极限值了。所以intel率先使用double patterning技术。这一技术把同一层的非常靠近的光刻图案分解到两个掩模(mask)上。分两次曝光实现。同理，self-aligned的技术也被引入，三次曝光，四次曝光都成为了可能。所以就光刻技术而言，分辨率并不是大问题。尤其在self-aligned技术中。deposition淀积可以实现非常好的精度控制，特别是ALD，能实现 atom on atom的精确控制。
没错，半导体工程师就是这么牛逼。
回到1里面那个问题，既然光刻图案需要被分解到多个mask上，芯片的图案自然不能由着fabless的IC设计师随意画了。得遵循光刻的规则。华为海思有的部门在上海，有的在深圳。没一家在台湾。而这种光刻版图的规则毫无疑问是foundry的最高机密。TSMC台积电不可能透露给客户的。海思只能把逻辑设计交给台积电，台积电再帮着优化下。海思原始设计没办法考虑这些光刻规则。这也是为什么我说，长期竞争中，Intel与三星优势的原因。

4, Intel问题到底出在哪里
现在各路媒体都在笑话Intel还待在14 nm，嘲笑曾经的IC霸主落伍了，特别是大陆媒体。台湾还是有懂行的。事实真是这样吗？
我可以非常确定的说，非也。
4.1 node CD的嘴仗
在存储芯片中，由于对良率的容忍度很高，所以node CD往往比逻辑IC要领先很多。三星很早就把三次，甚至四次曝光 （self-aligned）技术引入了nand flash生产。于是当台积电还在22 nm时。三星就开始宣传我们已经有14 甚至 10 nm技术了。那时是13年。三星与台积电在芯片代工中是竞争对手。台积电嘴巴上当然不能输。悄悄的放宽了node CD的定义，也把自己技术从22 nm吹到了14nm。这种嘴炮也延续到了现在，三星与台积电都宣称自己7 nm已经ready随时商业化。个人觉得能比Intel的 14 nm强一点吧。
4.2 sub-14 nm工艺挑战是什么
Intel在19年已经通过了10 nm工艺最终测试。早在18年年末的IEDM会议上，他们已经show出了非常漂亮的器件TEM图像。在某些领域，10nm的芯片早已量产。只不过整个生产转到10 nm仍然需要时间。目前这个厂在oregon，感兴趣的同学可以去参观下。但sub14 nm半导体制造会迎来很多新的挑战。以下我只谈两点

5. 对准问题与FinFET
我尽量少用专业词汇来描述这部分内容
先谈FinFET，FinFET是加大伯克利头牌（名牌都低估了他）教授，胡正明教授最先提出的3D MOSFET器件结构。 通过立体的结构实现了超越前代平面晶体管的性能。11年 Intel率先将其商业化。但到了sub 14 nm FinFET也没那么可靠了。
首先是逃不掉的量子效应，晶体管的电流很难提高了。甚至对于一些材料，电流会变低。对于芯片而言，电流意味着速度。
然后是漏电流，漏电流直接牵扯到功耗。在这么小的节点，FinFET也很难控制漏电。
最后是成本，按照摩尔定律，随着节点的减少，单个晶体管成本应该减少。但sub 14nm那么繁杂的光刻流程，导致单个晶体管成本反而可能会上升。既然如此，继续缩小node CD意义何在？

对准问题：这个问题是目前最致命的，EUV也逃不掉。
一个芯片需要上百个mask与光刻才能完成制造流程。所以光刻是最重要的部分。于是一个非常显而易见的问题发生了，如何保证这么多步光刻能刻在硅片同样的位置。要知道这时候，线宽只有几个纳米呀。稍微一个不留神，两个mask有一点偏差，整个芯片就报废了。现在光刻机得保证125片每小时的产率。不然半导体厂商要亏本。哪有时间慢慢挪硅片呢。
这个问题目前半导体界没有太好的解法，因为这是机械控制领域的问题，进展缓慢。这个问题上，EUV与193i使用相似的对准装置，并没有太大改善。国内总有媒体意淫买台EUV，中芯国际就弯道超车了，怎么可能。

6. 关于EUV的简单介绍
当然最终半导体技术会过度到EUV，目前EUV是各大厂商的机密，我只能从他们会议报告与过往新闻中得出些信息
6.1 三大巨头在EUV的进度
EUV从90年代就开始研发了。在这漫长的过程中，EUV跳票无数次。整个研发过程中，给与ASML最大支持的是Intel，他们买ASML的股票都快成最大股东了，而购买EUV光刻机现货最多的是三星。一直拖到2018年中，ASML才宣告成功。当时我们非常吃惊，因为公认 EUV光源要到250W才能实现盈利，18年2月底会议上还是125W怎么突然几个月时间跳到250W了？后面看EEtimes的报道才看出猫腻了。Intel没有订购那时候的EUV光刻机。前几台全让三星抢了...前几台货不怎么可靠，三星先当冤大头了。韩国人一向比较冲动，EUV光刻机一台售价等于一架F35亏了多少葱友们可以算算...所以三星在之后EUV研发竞赛中反而落后了。机器有问题不落后才怪呢。
目前台积电宣布会在他们 7nm上使用EUV，但仅限于前几层互联线。
Intel也会在他们的7 nm以及10 nm上使用EUV，但EUV现在依然存在可靠性问题。简单点说就是，我买一台1亿美元的机器，当然指望机器24*7的干活赚钱，但现在机器干8小时就得歇8小时，那我买它有屁用。所以ASML在下一代EUV光刻机NXE 3400C中着重提到了可靠性。而其他参数在B的基础上并无实质提高。
参考：https://www.euvlitho.com/2019/S1.pdf
因为Intel那边EUV小组抱怨光刻机的光源经常罢工。
至于国内自媒体热炒的EUV供货问题，Intel是ASML的大股东，哪有公司敢得罪大股东不给大股东供货的？
6,2 EUV关键参数
半导体是一门生意，所以我只谈盈利点。EUV光刻机光源强度决定了芯片产量，只有光源能持续稳定工作
在250W以上，intel台积电们才有钱赚。后面随着技术进一步提高，需要高NA EUV光刻机时，光源功率需求提高到500W。到了那个时候，可能每个半导体fab后面，得跟着一家核电站供能了。